上拉电阻和下拉电阻的有什么用

 以下是上拉电阻和下拉电阻的相关介绍：
上拉电阻。上拉电阻将电路节点连接到正电源(通常是Vcc或电源电压)，以确保在没有外部信号输入时，节点保持高电平(逻辑“1”)。当外部设备产生逻辑低电平时，这个信号可以将信号线拉低至逻辑低电平。上拉电阻还可以提高输出引脚的驱动能力，以及提高电压准位，确保电路的稳定性和可靠性。
下拉电阻。下拉电阻将电路节点连接到地(通常是GND)，以确保在没有外部信号输入时，节点保持低电平(逻辑“0”)。当外部设备产生逻辑高电平信号时，这个信号可以将信号线拉高至逻辑高电平。下拉电阻同样有助于提高电路的稳定性和可靠性。
此外，上拉和下拉电阻也用于维持输入管脚的稳定状态，防止输入结果不定或输出震荡。在特定的应用场合，如三极管实现的电平转换电路中，上拉和下拉电阻也是必要的元件。
电阻在电路中起限制电流的作用，而上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻，这两者统称为“拉电阻”，最基本的作用是：将状态不确定的信号线通过一个电阻将其箝位至高电平(上拉)或低电平(下拉)，但是无论具体用法如何，这个基本的作用都是相同的，只是在不同应用场合中会对电阻的阻值要求有所不同，下面一起来了解它们吧：
1.上拉电阻
原理：在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻则“微弱地”将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。通过这样，上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。
2.下拉电阻
概念：将一个不确定的信号，通过一个电阻与GND相连，固定在低电平。
3.主要作用
下拉电阻的主要作用是与上接电阻一起在电路驱动器关闭时给线路(节点)以一个固定的电平。
(1)提高电压准位：
a)当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V)， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
b)OC门电路必须加上拉电阻，以提高输出的高电平值。
(2)加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
(3)电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
(4)N/Apin防静电、防干扰：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。同时管脚悬空就比较容易接受外界的电磁干扰。
(5)预设空间状态/缺省电位：在一些CMOS输入端接上或下拉电阻是为了预设缺省电位。当你不用这些引脚的时候，这些输入端下拉接0或上拉接1。在I2C总线等总线上，空闲时的状态是由上下拉电阻获得
(6)提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。
以上就是上拉电阻与下拉电阻的作用介绍了。对于上拉电阻和下拉电阻的选择，应结合开关管特性和下级电路的输入特性进行设定;考虑的因素包括：驱动能力与功耗的平衡，下级电路的驱动需求，高低电平的设定，频率特性等等。
电阻在电路中起限制电流的作用，而上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻，这两者统称为“拉电阻”，最基本的作用是：将状态不确定的信号线通过一个电阻将其箝位至高电平(上拉)或低电平(下拉)，但是无论具体用法如何，这个基本的作用都是相同的，只是在不同应用场合中会对电阻的阻值要求有所不同，下面一起来了解它们吧：
1.上拉电阻
(1)概念：将一个不确定的信号，通过一个电阻与电源VCC相连，固定在高电平。
(2)原理：在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻则“微弱地”将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。通过这样，上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。
2.下拉电阻
概念：将一个不确定的信号，通过一个电阻与GND相连，固定在低电平。
3. 根据上拉电阻和下拉电阻的含义，最常见的几种用法如下。
(1)用在OC/OD门
所谓OC门就是Open Collector，集电极开路，如下图所示：
所谓OD门就是Open Drain，漏极开路，如下图所示。
因此，OC门是针对三极管来说，OD门是针对MOS管来说。从OC门和OD电路可以看出，当输入电平为H时，输出电平为L，当输入电平为L时，此时输出电平为不稳定的状态，即高阻态，容易受到外界的干扰。
OC门和OD门不具备输出高电平的能力。此时，如果在集电极或漏极上增加上拉电阻，如下图所示：
当输入为高电平时，输出还是为低;输出为低电平时，输出电平为VCC。此时的OC门和OD门就具备了输出高、低电平的功能，而且电平被固定的钳位在VCC或者GND。
(2)用在按键电路
按键电路的工作原理是当按键未被按下和按下时电平取反，MCU通过检测到该管脚的信号电平被取反了，判断按键是否被按下。原理图如下：
当按键未被按下时，此时MCU的IO口检测到高电平;当按键被按下时，此时检测到低电平.上拉电阻是为了保证按键未被按下时处于一个固定的高电平。
(3)用在IIC总线
IIC总线上的上拉电阻是必须要增加的，为了保证空闲状态时，SDA和SCL都处于高电平。
当IIC协议用在电平是3.3V以上时，推荐使用4.7K的上拉电阻。当电压小于3.3V时，推荐使用2.2~3K左右的上拉电阻(经验值)。
(4)用在逻辑IC悬空的管脚
数字逻辑电路中由于内部逻辑门会同时开通和关断，SSN噪声相比一般的电路较大，管脚悬空就比较容易受到芯片内部和外界的电磁干扰，在数字电路中不用的输入脚都要接固定电平，通过推荐使用1k电阻接高电平或接地。
(5) 用在终端匹配
上下拉电阻经常用在高速电路中，进行终端匹配。由于传输线的阻抗不连续会引起信号号的反射，导致波形出现过冲，回沟，振铃等现象。因此，必须在传输上进行源端和终端的匹配。
终端匹配常规来说具有两种类型，并联端接和戴维南端接。
并联端接——在终端并联一个与传输线特征阻抗一致的电阻到VCC或者GND。终端并联端接的优点信号能量反射回源端之前，在负载端会消除掉，缺点是上下拉电阻会有功耗的产生。
戴维南端接——戴维南端接也称为分压器端接，采用上拉电阻和下拉电阻同时接在终端上。优点是可以降低终端对源端驱动能力的要求，缺点是上下拉电阻都存在功耗。
当然，上下拉电阻还有其他很多场合根据芯片的要求或者是电路的设计需要增加上下拉电阻。比如在电平转换电路中，可以使用上拉电阻进行电平之间的转换。