三星在IEDM上宣布：DRAM工艺可达10nm

韩国三星电子于2015年12月9日在国际学会“IEDM2015”上就20nm工艺的DRAM开发发表了演讲（论文26.5）。三星此次试制出了20nm工艺的DRAM，该公司表示其特性非常良好，并表示“采用同样的方法，可以达到10nm工艺”。

    最近，有技术人员指出DRAM的微细化极限是20nm。DRAM在单元中的电容器中储存电荷，对有电荷状态分配1、无电荷状态分配0，以此记录信息。但是，随着微细化发展，电容器的表面积越来越小，不能再如愿存储电荷。因此，业内通过将电容器做成细长的圆柱状来确保表面积，也就是确保容量。圆柱的直径与长度之比——宽高比正日益接近100。通常铅笔的宽高比为22左右，所以DRAM的电容器比例如同跟4根铅笔连起来那样。

    据三星介绍，即使这样做，到2014年，一个DRAM电容器的容量（Cs）也只有2009年的52％。而实现较大宽高比的蚀刻技术也有极限，因此以前的方法已经走到尽头。

    还有一个课题。三星曾表示，连接到单元上的位线寄生电容（Cb）随着微细化，相对于Cs变大，DRAM电容器的电荷量越来越难以准确测量。因此，业内认为20nm工艺前后将达到DRAM微细化的极限。

    此次，三星通过（1）将DRAM单元的配置由过去的格子状改成蜂窝状结构、（2）引进减小Cb的“AirSpacer”技术，大大改善了原来的问题。

    （1）之所以改成蜂窝结构，是因为即使同为最小尺寸，可以将电容器的直径增大约11％。这样，在保持宽高比的同时，可将电容器的长度延长大约11％。假设介电材料相同，Cs将增加约21％。另外，通过采用圆柱状技术“OneCylinderStorage（OCS）”,容量也比原来格子状排列时增大1.57倍。OSC是三星已在此前工艺中导入的技术。

    （2）AirSpacer是最近经常采用的通过在电极及布线周围设置空隙来减小寄生电容的技术。三星表示通过该技术，与原来布线绝缘采用Si3N4时相比，可使Cb减小34％。（记者：野泽哲生）技术在线